aktualności

SK Hynix zapowiada kości pamięci HBM2E

6
12 sierpnia 2019, 13:26 Adrian Kotowski

SK Hynix pochwalił się kolejnym osiągnięciem. Przedsiębiorstwo znane z produkcji różnego rodzaju kości pamięci poinformowało o opracowaniu chipów DRAM HBM2E. Nowe rozwiązanie ma oferować znacznie wyższą wydajność niż stosowane do tej pory ukłądy HBM2, co z pewnością przyda się w najwydajniejszych kartach graficznych, superkomputerach i platformach obliczeniowych wykorzystujących techniki sztucznej inteligencji oraz maszynowego uczenia.

Według zapowiedzi SK Hynix, kości HBM2E zapewniają około 50 procent wyższą przepustowość i o 100 procent większą pojemność niż starsze rozwiązania. Mowa o wyniku na poziomie 460 GB/s, osiąganego dzięki szybkości transferu do 3,6 Gb/s na pin, przy wykorzystaniu 1024-bitowej szyny. Jak wspomnieliśmy, pamięci są też pojemniejsze niż HBM2 – dzięki technice TSV (Through Silicon Via) możliwe jest zbudowanie pakietu o pojemności 16 GB, złożonego z ośmiu chipów po 16 Gb (2 GB) każdy.

HBM2E

Ze względu na budowę i możliwości, tego typu układy będą trafiały przede wszystkim do urządzeń kierowanych na rynki korporacyjny, serwerowy i obliczeniowy. Mało prawdopodobne, byśmy w niedalekiej przyszłości zobaczyli jakąś flagową kartę graficzną dla segmentu klienckiego z chipami HBM2E, bo zamiast nich producenci z pewnością będą woleli zastosować GDDR6, które może i jest mniej wydajne, ale też zauważalnie tańsze. Przykład kart AMD RX Vega dokładnie pokazał, że HBM w karcie dla graczy to niekoniecznie dobry pomysł.

Samsung: nawet dwukrotne zwiększenie produkcji pamięci HBM2 nie zaspokoiłoby popytu

Według zapewnień SK Hynix, masowa produkcja chipów HBM2E rozpocznie się w 2020 roku. Firma ma nadzieję, że rynek przyjmie to rozwiązanie z otwartymi ramionami, szczególnie że zapotrzebowanie na chipy z segmentu premium od dłuższego czasu utrzymuje się na wysokim poziomie. Co ciekawe, zapowiedziane właśnie kości HBM2E mają być najszybsze z dostępnych na rynku. Wcześniej swój projekt zaprezentował Samsung, ale w jego przypadku maksymalna przepustowość na pakiet wynosiła 410 GB/s, przy identycznej pojemności. Niewykluczone, że po ogłoszeniu SK Hynix ich konkurenci nieco zmodyfikują specyfikację chipów lub zapowiedzą ich drugą wersję.

Źródło: prasowe
CaroozoZobacz profil
Poziom ostrzeżenia: 0%
Caroozo2019.08.12, 13:51
Dopiero takie kości pozwolą 'rozbujać' PCI-E 4.0 - nie po to było to implementowane w Epyc-ach 2 żeby się tym pochwalić na papierze :) W segmencie pro Navi + HBM2E będzie na pewno udanym mariażem. A że drogim? Cóż, ktoś musi przetrzeć szlaki, ja bym się cieszył jakby HBM pierwszej generacji był montowany w Navi mobile lub wręcz wbudowywany w APU czy SoC pokroju sklejek Intela na EMIB w normalnej cenie - przy odpowiedniej podaży miałoby to sens.
StjepanZobacz profil
Poziom ostrzeżenia: 0%
Stjepan2019.08.12, 14:12
Gdzieś słyszałem że będzie przepustowość 1TB/s ale to chyba dopiero przy HBM3 tak mi się wydaje. Ale fakt PCI-E 4.0 przy takiej przepustowości się rozbuja.
Orzel94Zobacz profil
Poziom ostrzeżenia: 0%
Orzel942019.08.12, 15:16
Stjepan @ 2019.08.12 14:12  Post: 1214149
Gdzieś słyszałem że będzie przepustowość 1TB/s ale to chyba dopiero przy HBM3 tak mi się wydaje. Ale fakt PCI-E 4.0 przy takiej przepustowości się rozbuja.

Radeon VII już ma/miał 1TB/s i w zasadzie nie jest to jeszcze potrzebne w konsumenckich zastosowaniach patrząc na przeganiające go RTX'y z połową tej przepustowości i doganiającego ją momentami 5700XT.
AmitozaZobacz profil
Poziom ostrzeżenia: 0%
Amitoza2019.08.12, 15:29
Orzel94 @ 2019.08.12 15:16  Post: 1214154
Stjepan @ 2019.08.12 14:12  Post: 1214149
Gdzieś słyszałem że będzie przepustowość 1TB/s ale to chyba dopiero przy HBM3 tak mi się wydaje. Ale fakt PCI-E 4.0 przy takiej przepustowości się rozbuja.

Radeon VII już ma/miał 1TB/s i w zasadzie nie jest to jeszcze potrzebne w konsumenckich zastosowaniach patrząc na przeganiające go RTX'y z połową tej przepustowości i doganiającego ją momentami 5700XT.

A tu jest mowa o zastosowaniach pro, czy grach? Bo w pro to 5700xt nie ma za bardzo startu.
GandalfGZobacz profil
Poziom ostrzeżenia: 0%
GandalfG2019.08.13, 11:38
Amitoza @ 2019.08.12 15:29  Post: 1214158
Orzel94 @ 2019.08.12 15:16  Post: 1214154
(...)

Radeon VII już ma/miał 1TB/s i w zasadzie nie jest to jeszcze potrzebne w konsumenckich zastosowaniach patrząc na przeganiające go RTX'y z połową tej przepustowości i doganiającego ją momentami 5700XT.

A tu jest mowa o zastosowaniach pro, czy grach? Bo w pro to 5700xt nie ma za bardzo startu.

Bodajże podczas premierowego pokazu CEO AMD mówiła że na rynku pro będzie rozwijana architektura z VEGI która się tam znakomicie sprawdza w serii kart Instinct. Taki Radeon VII można było sprzedawać z 16GB HBM na rynku konsumenckim dzięki temu że MI60 (pełen chip) sprzedaje się z ceną ~5000$ Odpowiednik Radeona VII MI50 pewnie z 3000
RDNA jest produktem konsumenckim z przeznaczeniem głównie pod gry (konsole)
Rybaczek KoziołkaZobacz profil
Poziom ostrzeżenia: 0%
Rybaczek Koziołka2019.08.14, 11:43
Caroozo @ 2019.08.12 13:51  Post: 1214148
Dopiero takie kości pozwolą 'rozbujać' PCI-E 4.0 - nie po to było to implementowane w Epyc-ach 2 żeby się tym pochwalić na papierze :) W segmencie pro Navi + HBM2E będzie na pewno udanym mariażem. A że drogim? Cóż, ktoś musi przetrzeć szlaki, ja bym się cieszył jakby HBM pierwszej generacji był montowany w Navi mobile lub wręcz wbudowywany w APU czy SoC pokroju sklejek Intela na EMIB w normalnej cenie - przy odpowiedniej podaży miałoby to sens.


ja to jestem ciekaw kiedy takie HBM przemie rolę dużego bufora jako cache L4, a dalej to już powolny RAM :) współczesne CPU poświęcają wiele cykli na przerzucanie danych do i z RAM, i obecnie jest to bardzo wąskie gardło. być może jakaś forma HBM pozwoli na zmniejszenie tego problemu.

dobrze by było aby HBM był w CPU widziany liniowo obok RAM, i aby to system operacyjny dbał o to, aby segmenty często używane trafiały do HBM, a te mniej do RAM, dopiero segmenty niemal nieużywane powinny trafiać do SWAP.

Obecnie mało który system operacyjny potrafi sobie z tym poradzić, a jedynym powodem do implementacji są architektury typu NUMA. Tutaj system musi dbać o to, aby kod wykonywalny i bloki dane były w segmencie RAM który jest podłączony bezpośrednio do CPU na którym jest wykonywany dany proces. Można by tę ideę rozszerzyć :)

ps: to ty postawiłeś minusa? nie moja wina że nie trybisz :D
Zaloguj się, by móc komentować
1