aktualności

TSMC prezentuje technologię Wafel-on-Wafel

20
4 maja 2018, 13:54 Adrian Kotowski

Kanapka z wafla krzemowego. Podczas TSMC Technology Symposium tajwański producent chipów zaprezentowała technologię Wafel-on-Wafel (WoW), umożliwiającą tworzenie pionowych stosów wafli, wykorzystujących połączenie TSV (through-silicon via). Jest to rozwiązanie podobne do tego, które znamy z pamięci 3D NAND, choć daje znacznie więcej możliwości.

Technologia WoW może znacząco wpłynąć na to, jak w przyszłości będą wyglądać chipy dostępne choćby w kartach graficznych. Pozwala ona nakładać na siebie warstwy wafli krzemowych i łączyć jest ze sobą bezpośrednio, co ma gwarantować bardzo szybką komunikację i minimalne opóźnienie. W opisanej na ten moment konfiguracji wafle muszą być swoimi lustrzanymi odbiciami, by zostało zachowane idealne dopasowanie. Obecnie można oczywiście łączyć kilka układów, ale wymagany jest do tego specjalny interfejs (np. EMIB Intela), a same matryce umieszczone są obok siebie, przez co zajmują dużo miejsca. Technika TSMC eliminuje ten problem.

Wafel-on-Wafel

Dzięki WoW teoretycznie mogłaby powstać jednostka, która zawiera np. dwa układy graficzne "nałożone na siebie" i działające jak jeden chip. Powstanie takiego produktu jest zresztą bardzo prawdopodobne, bo nad swoją implementacją techniki MCM pracuje już choćby Nvidia. Zaletą technologii firmy TSMC jest to, że dzięki łączeniu samych wafli nadal istnieje opcja stworzenia wielomodułowego układu wykorzystującego interposer. Są jednak i wady, które niestety są dość poważne.

Jak doskonale wiadomo, wafle krzemowe nie są idealne i część chipów może być uszkodzona. Jeśli więc połączymy dwie warstwy i choć na jednej znajdziemy wadliwy element, to cały stworzony w ten sposób procesor nadaje się tylko do wyrzucenia. Z tego powodu niezwykle istotny jest bardzo wysoki uzysk, by produkcja była opłacalna. Drugą kwestią jest zdolność takiej „kanapki” do odprowadzania energii cieplnej. Już chipy bazujące na pojedynczym waflu krzemowym mają czasem z tym problem, a tu może być jeszcze gorzej. Z tego powodu technika ma być początkowo wykorzystywana głównie w przypadku układów o małym poborze mocy. TSMC nie podało niestety, kiedy moglibyśmy oczekiwać pierwszych produktów wykorzystujących technologię WoW.

Źródło: Cadence
leahreminiboyZobacz profil
Poziom ostrzeżenia: 0%
leahreminiboy2018.05.04, 14:24
-23#1
pan se wlaczy kaseciaka ;) prund na prowincji jak we metropolis :P

https://i.imgur.com/aVzL5Xx.jpg
MagidZobacz profil
Poziom ostrzeżenia: 0%
Magid2018.05.04, 14:39
-4#2
Dla konsumenta to nie ma najmiejszego zastosowania, zwykłe pojedyncze układy są wystarczająco małe by nie kombinować, ale za to do obliczeń to może być duży skok. Już teraz do obliczeń NV z TSMC robią większe układy niż kiedykolwiek, i są praktycznie na limicie możliwośći maszyn do naświetlania, a tak to zamiast układu 800 mm^2 można 2x400 mm^2, a ponieważ koszty rosną nieliniowo (2x więszy chip to zdecydowanie ponad 2x koszt) to będą układy tańsze, choć pewnie będzie się robić jeszcze większe niż teraz, np. 2x800 mm^2, to dopiero były potwór wydajnościowy.
leahreminiboyZobacz profil
Poziom ostrzeżenia: 0%
leahreminiboy2018.05.04, 14:49
-16#3
jest wysmninicie ;) bynajmniej na fairytale :P

https://www.youtube.com/watch?v=trUbKTBVehM
Scr3mZobacz profil
Poziom ostrzeżenia: 0%
Scr3m2018.05.04, 14:50
Magid @ 2018.05.04 14:39  Post: 1142000
Dla konsumenta to nie ma najmiejszego zastosowania, zwykłe pojedyncze układy są wystarczająco małe by nie kombinować, ale za to do obliczeń to może być duży skok. Już teraz do obliczeń NV z TSMC robią większe układy niż kiedykolwiek, i są praktycznie na limicie możliwośći maszyn do naświetlania, a tak to zamiast układu 800 mm^2 można 2x400 mm^2, a ponieważ koszty rosną nieliniowo (2x więszy chip to zdecydowanie ponad 2x koszt) to będą układy tańsze, choć pewnie będzie się robić jeszcze większe niż teraz, np. 2x800 mm^2, to dopiero były potwór wydajnościowy.


Doczytałeś? Jak chciałbyś z tego odprowadzać ciepło? Skoro nawet teraz w dużych prockach ścieżki są wykonane w niskiej technologii ale zachowuje się większe odstępy między ścieżkami i blokami logicznymi żeby chip miał fizycznie większą powierzchnię, żeby skutecznie odprowadzać ciepło.
RyzenZobacz profil
Poziom ostrzeżenia: 0%
Ryzen2018.05.04, 14:57
15#5
'Wafel-on-Wafel' - co za gniot językowy!
DrzemorZobacz profil
Poziom ostrzeżenia: 0%
Drzemor2018.05.04, 15:07
11#6
Ryzen @ 2018.05.04 14:57  Post: 1142008
'Wafel-on-Wafel' - co za gniot językowy!

Yup już przynajmniej powinno to wyglądać jak 'wafer-on-wafer'
Edytowane przez autora (2018.05.04, 15:08)
szefonsZobacz profil
Poziom ostrzeżenia: 0%
szefons2018.05.04, 15:18
-2#7
No cóż, ludzie się niepotrzebnie na zapas przejmują, że 'dochodzimy do granicy', jak widać firmy cały czas kombinują i kombinowały, kolejne odkrycia i sposoby nie nadchodzą wtedy, gdy sytuacja tego nie wymaga, ludzie zawsze się spinają najbardziej gdy ich się przyprze do muru. To wtedy znajduje się jednak rozwiązanie, na sytuację z goła bez wyjścia.
I za każdym razem jak będzie się zbliżać moment końca czegoś, człowiek wymyśli kolejny sposób.
Tak jak było z rdzeniami, nie można było pójść dalej z jednym, więc zaczęto robić po kilka w cpu.
Stefan999Zobacz profil
Poziom ostrzeżenia: 0%
Stefan9992018.05.04, 15:29
-2#8
Trochę podobne do popularnego Package-on-Package. Raczej nie dla SoC, może do rozwiązań komunikacyjnych?
B0BS0NZobacz profil
Poziom ostrzeżenia: 0%
B0BS0N2018.05.04, 15:34
Ryzen @ 2018.05.04 14:57  Post: 1142008
'Wafel-on-Wafel' - co za gniot językowy!

Wafel on wafel to moja teściowa robi do kawy.
Masakra, aż oczy bolą... i jeszcze to:
'Obecnie można oczywiście łączyć kilku układów'


Wracając do meritum tematu, ta technologia może nabrać sensu jak się zejdzie z litografią do 7 czy nawet 5 nm. Pobór mocy spadnie, odległości pomiędzy tranzystorami wzrosną i powinno być łatwiej odprowadzić ciepło z takiego 'piętrowego' procesora.
MagidZobacz profil
Poziom ostrzeżenia: 0%
Magid2018.05.04, 15:49
Scr3m @ 2018.05.04 14:50  Post: 1142005


Doczytałeś? Jak chciałbyś z tego odprowadzać ciepło? Skoro nawet teraz w dużych prockach ścieżki są wykonane w niskiej technologii ale zachowuje się większe odstępy między ścieżkami i blokami logicznymi żeby chip miał fizycznie większą powierzchnię, żeby skutecznie odprowadzać ciepło.


Titan X ma 471 mm^2 i 250W, czyli 0,53W/mm^2. Tesla V100 ma 820mm^2 i 300W czyli 0,36W/mm^2. Hipotetyczna dwuwarstwowa z 820 mm^2 mogłaby mieć TDP 429W, i mieć troche niższe zegary od obecnej Tesli V100, i dzięki tym zegarom o wiele więszą efektywność energeryczną.
Zaloguj się, by móc komentować
1