Japoński serwis opublikował zdjęcie próbki inżynieryjnej topowego układu AMD Kaveri 10-7850K oraz screen przedstawiający rezultat osiągnięty w Cinebench R15. Ale to nie wszystko, gdyż do sieci trafiły również zrzuty z CPU- i GPU-Z. Drugiemu programowi nie udało się jednak poprawnie zidentyfikować układu graficznego Radeon R7.
AMD APU Kaveri A10-7850K w Cinebench
AMD Kaveri - zobacz co pojawi się w nowych procesorach
W połowie bieżącego miesiąca wspominaliśmy o nadchodzącym APU firmy AMD w odniesieniu do wyniku uzyskanego we wspomnianym benchmarku. Teraz testy przeprowadziła redakcja japońskiego portalu Hermitage Akihabara, ale tym razem, w przeciwieństwie do poprzednich doniesień, procesor AMD A10-7850K pracował z częstotliwością 3,7 GHz, a więc z domyślnym taktowaniem. Ponadto, zamiast systemu operacyjnego Windows 7, użyto 64-bitową „ósemkę”. Oczywiście poniżej odnotowanego rezultatu nie należy traktować jako wyznacznik rzeczywistej wydajności nadchodzącego APU, gdyż i w tym przypadku mamy do czynienia z nieoficjalnymi informacjami.
AMD Kaveri A10-7850K, oparte na architekturze Steamroller, to czterordzeniowy procesor z zegarem 3,7 GHz (4,0 GHz w trybie Turbo) oraz zintegrowana grafika z serii Radeon R7 (taktowana na 720 MHz) z 512 procesorami strumieniowymi, 32 jednostkami teksturującymi oraz 8 jednostkami ROP, która ma zapewnić wydajność wyższą od obecnych układów (do 30%). Ponadto można spodziewać się 4 MB pamięci podręcznej L2 (2x2 MB), współczynniku TDP na poziomie 95 W oraz obsługi takich technologii, jak AMD Mantle, AMD TrueAudio, oraz bibliotek DirectX 11.2 i OpenGL 4.3.
AMD Kaveri A10-7850K jest produkowane w 28-nanometrowym wymiarze technologicznym z myślą o podstawkach FM2+. Premiera ma odbyć się 13-14 stycznia 2014 roku. Prócz flagowego APU „Czerwonych” ma pojawić się również układ A8-7700K. Cena prawdopodobnie wyniesie ok. 190 dolarów (wyższy model) i ok. 170 dolarów amerykańskich (niższy model). Co ciekawe, wzorem inicjatywy AMD Never Settle Forever obejmującej karty graficzne Radeon R9, rzekomo dołączane do procesorów będą kopie gry Battlefield 4 (kod uprawniający do pobrania w usłudze Origin).
FM2+, czyli platforma dla AMD Kaveri
Te 311 na A10-7850K wygląda bardzo biednie przy Core i3. Dotychczas w tym teście APU miało przewagę nad Core i3
Niestety amd nadal się cofie :/ mój athlon x4 631 ma większy wynik po OC. (proc za 200zł na fm1 2011r) 342Pkt
Tyle lat minęło, a pojedynczy wątek leży i kwiczy nadal...
Kontroler pamięci jest układem I/O, dawniej wisiaj na liniach adresowych, danych i kontrolnych - odpowiednia sekwencja sygnałów sterujących go adresowała. CPU nie adresował pamięci bezpośrednio, albo inaczej - adresował pamięć, ale kontroler zapewniał sam support dla DRAM. x86 bezproblemowo od początku mogło samo pobierać dane ze SRAM, który nie wymagał żadnych dodatkowych sygnałów, multipleksowana i odświeżania. Czyt bez użycia jakiegokolwiek kontrolera pamięci. Kontroler pamięci to nie jest układ który daje procesorowi wyjście na świat, to układ który zarządza sygnałami niezbędnymi do pracy określonych rodzajów pamięci, w przypadku DRAM cały 'kontroler' to kwestia kilku bramek i multiplekserów które rozłożą adres np. A0:23 na MA0:12 i wygenerują CAS i RAS. W przypadku pamięci synchronicznych dochodzi m.in. zegar, ale także sygnały sterujące co konkretnie chcemy odebrać - 16 bit, dolne 32, górne 32 a może całe 64, a może 4 kolejne wartości 64b? To jest właśnie robota kontrolera pamięci.
Nie można przecież tworzyć definicji na podstawie... pewnej grupki procesorów
.... idąc dalej bez kontrolera pamięci nie pobierze z RAM-u danych, czy kontroler pamięci jest częścią rdzenia?
To źle pamiętasz. Nigdy w historii x86 dekoder rozkazów, czy blok pobierania rozkazów nie były wydzielone poza procesor. Nawet MMU nie było (choć w niektórych architekturach to kiedyś był dedykowany chip), jedynie FPU było, ale ze względu że kiedyś te obliczenia były zbędne dla większości użytkowników i aplikacji - głównie naukowcy i wyspecjalizowane programy z FPU korzystały. Teraz masz to wszędzie, gdzie nie kopniesz. I słusznie jest to częścią nowoczesnego rdzenia x86. Kiedyś nie było kolejki rozkazów, branch prediction, reorder buffer czy register rename - co z tego, jak tylko się to pojawiło zawsze było integralną częścią rdzenia. Dlatego rdzeniem x86 można nazwać moduł, nie można nazwać integer core, bo integer core NIE może pobrać rozkazu x86, zdekodować go i wykonać. Może tylko wykonać mikrooperację z już zdekodowanego wcześniej rozkazu x86. Nie jest to więc rdzeń procesora, a jedynie jeden z integralnych jego fragmentów.
Teraz coś odnośnie samej arch bulldozer. Nie jest nieudolna. Pamiętasz Agenę? No właśnie, to samo jest z BD. Każda kolejna wersja to jest dalej ta sama architektura, a już piledriver przyniósł ładną poprawę. Pytasz czy są zadania gdzie FX radzą sobie tak dobrze jak intele - no cóż, owszem są. Kwestia jest taka, że jest ich stosunkowo niewiele, w końcu ile znasz aplikacji świetnie skalujących się powyżej 4 wątków? Podejrzewam, że w typowych aplikacjach pojedynczy wątek intela jest z 50% lepszy na zegar względem BD, ale np. już 2 będą tylko 30% lepsze, a jeśli AMD uda się rozwiązać problem z zegarami i poborem energii to i tutaj nie będzie problemu. Główne czynniki obecnie limitujące BD to fakt, że złe trafienie reorganizuje całą kolejkę, która swoją drogą jest też przecież wspólna - czyli branch prediction o którym wspominają, że poprawiają % trafień to już jedna sprawa. Druga to przepustowość dekoderów. Trzecia opóźnienia L2. Jak się uda to naprawić wyjdzie przyzwoity procesor. Nadal będzie odstawał w 1 wątku, ale przy 4-8 będzie rywalizował.
Intel ma wielowątkowość/ IBM ma wielowątkowość, ale AMD jako takiej nie ma jeden rdzeń=jeden wątek.
Gdy dedykujesz jednemu wątku zadanie na platformie Intel-a teoretycznie nie masz spadku wydajności, gdy zrobisz to na platformie AMD masz spadek.
Tak naprawdę AMD tak długo tworzyło tak nieudolne archi, które w gruncie rzeczy niczego w 100% nie przypomina i w niczym nie sprawdza się dobrze. Aktualnie nie znam zadania w którym FX-y radziłyby sobie tak dobrze jak intele.
Moduł, który był bodaj w alpha wcale nie powstał po to by wprowadzić SMT, ale po to by podnieść zegary.
W przypadku AMD kiepsko to wyszło. Zegary wzrosły, ale pobór enegii też, i co wyszło?
Wyszła kaszana, bo wydajność na MHz spadła drastycznie
2m/4c trinity zajmuje więcej miejsca niż llano 4c.
Nie pytam się co jest na schematach, ale definicję czysto książkową.
Np. żyła jest to naczynie doprowadzające krew do serca. Front end część procesora doprowadzająca dane do rdzenia.
Nie muszę zdefiniować tego co już zdefiniowane, bo masz to na schematach blokowych bardzo wyraźnie określone. Instruction fetch block, queue (z rob), schedule, decode, dispatch, L1I cache.
Rzecz w tym, że integer core to nie prawdziwy rdzeń procesora. Nie rozumiem tylko dlaczego tak się przy tym upierasz. Moduł BD może otrzymać binarkę x86 i ją przetworzyć, integer core NIE!
Ale do tego się to w praktyce sprowadza. Z drugiej strony posiadacze i3 zamiast 4 wątków na 2 rdzeniach z HT zdecydowanie woleliby mieć tylko 3 wątki (a HT nie mieć wogóle) ale na prawdziwych 3 rdzeniach.