komentarze
WibowitZobacz profil
Poziom ostrzeżenia: 0%
Wibowit2019.04.07, 00:23
Mam wrażenie, że to przesadne podniecanie się marketingowymi nanometrami pochodzi właśnie od Intela, który chciał za wszelką cenę podkreślić swoją przewagę nad rywalami, bo procesy 22 nm i 14nm mu się bardzo udały (zwłaszcza ten drugi). Nie zawsze jednak Intel miał przewagę. Bywało, że xx nm Intela było wyraźnie do tyłu względem odpowiedników od innych firm, np 65nm: https://en.wikichip.org/wiki/65_nm_lithography_process (Intel w tabelce ma wyraźnie gorsze parametry od TSMC). Czy tylko Intel ma prawo by wytykać innym gorsze parametry procesów o tej samej nazwie?

Myślę, że zamiast podniecać się oznaczeniami procesu wartałoby zastanowić się nad jego praktycznymi możliwościami: jak duże czipy opłaca się robić? jak wysoko można ustawić taktowanie? jaki jest pobór prądu przy małych i przy dużych taktowaniach? itd
LeacHZobacz profil
Poziom ostrzeżenia: 0%
LeacH2019.04.07, 17:17
nasuwają się pytania - czy w 100% będzie można użyć wzrostu gęstości procesu czy trzeba będzie lekko rozsunąć by nie było dziwnych oddziaływań.
Jaki będzie pierwotny uzysk - i kiedy się pojawi proces dla GPU / CPU - bo pierwsza iteracja to pewno będzie na maluchy nastawione na mobilki.
WibowitZobacz profil
Poziom ostrzeżenia: 0%
Wibowit2019.04.07, 17:44
Różne elementy procesora mają różną gęstość. Za https://en.wikichip.org/wiki/14_nm_lithography_process :
It's important to note that not all processes compete with each other. The process should cater to the products that will make use of the underlying technology. The composition of the actual integrated circuit also varies by manufacturer and by design due to different goals. For example, the cache on Apple's 14 nm A9 (manufactured by Samsung) accounts almost 1/3 of the entire chip whereas Intel's Broadwell cache accounts for only 10% of the entire chip. Likewise, Intel's Broadwell and Skylake target high-performance and incorporate a large amount of higher-speed elements which are inherently sparse. Tall cells account for almost 30% Skylake's composition and less than 1% on Apple's A8 or A9. Those numbers are somewhat expected given tall logic cells are generally optimized for performance and high frequency (e.g., high-switching circuitry in the CPU) whereas short cells are optimized for density (e.g., GPU shader arrays).

It should be noted that SRAM is the densest component of the process in a chip, with sometimes up to three or four times the density of logic cells that are used in the same process. It should be noted that in recent years, SRAM hasn't scaled as well as logic and I/O have either.

https://en.wikichip.org/wiki/File:intel_14...ive_density.png
To co jest przedstawiane jako gęstość upakowania dla danego procesu jest średnią ważoną z gęstości różnych typów elementów. W praktyce wagi z tej średniej mogą odbiegać mocno od rzeczywistości.
Edytowane przez autora (2019.04.07, 17:44)
LeBomBZobacz profil
Poziom ostrzeżenia: 0%
LeBomB2019.04.07, 17:48
LeacH @ 2019.04.07 17:17  Post: 1197546
nasuwają się pytania - czy w 100% będzie można użyć wzrostu gęstości procesu czy trzeba będzie lekko rozsunąć by nie było dziwnych oddziaływań.
Jaki będzie pierwotny uzysk - i kiedy się pojawi proces dla GPU / CPU - bo pierwsza iteracja to pewno będzie na maluchy nastawione na mobilki.

Już przy niektórych procesach dochodzi do zjawiska zwanego tunelowaniem kwantowym (elektrony 'wędrują' po ścieżkach między tranzystorami niezależnie od stanu tranzystora w którym pierwotnie się znajdowały). Dlatego ciągle trwają prace nad nowym rodzajem tranzystorów TFET, które obracają negatywne skutki tego zjawiska na korzystne dla całego układu. TFETy są wykorzystywane w urządzeniach małej mocy.
https://en.wikipedia.org/wiki/Tunnel_field-effect_transistor
Chińczycy chcieli robić hybrydę MOSFETów z TFETami, ale nie wiem czy coś im z tego wyszło.
Jak tak dalej pójdzie to niedługo i tak zostanie osiągnięta pewna granica, której i tak się nie przeskoczy, bo nie zmniejszy się przecież wielkości cząstek/atomów, z których są zrobione MOSFETy, zatem trzeba szukać innych materiałów i technologii, które będą mogły zastąpić obecne konstrukcje. Tu szansę miałby np. grafen.
Ogólnie węgiel prędzej czy później w swoich nanoformach wejdzie i jest to raczej nieuniknione.
Trwają różne prace np. ta
https://newscenter.lbl.gov/2016/10/06/smal...stor-1-nm-gate/
Tranzystor z rurką nanowęglową jako bramką a pozostałe warstwy stanowi dwutlenek cyrkonu i dwusiarczan molibdenu.
Zobaczymy co z tego wyjdzie. Teoretycznie poniżej 7nm nie da się zejść bez dużych zmian technologicznych, żeby uniknąć wielu zjawisk, które przy takim zagęszczeniu mogą się pojawić. Dlatego ciekaw jestem co tak na prawdę będzie siedziało w konstrukcji tranzystorów w procesie 5nm :)
darkonzaZobacz profil
Poziom ostrzeżenia: 0%
darkonza2019.04.07, 17:57
LeBomB @ 2019.04.07 17:48  Post: 1197552

Jak tak dalej pójdzie to niedługo i tak zostanie osiągnięta pewna granica, której i tak się nie przeskoczy, bo nie zmniejszy się przecież wielkości cząstek/atomów, z których są zrobione MOSFETy, zatem trzeba szukać innych materiałów i technologii, które będą mogły zastąpić obecne konstrukcje. Tu szansę miałby np. grafen.

Atomy maja bardzo podobne rozmiary, więc nowe materiały i tak nie nie pozwolą na dalsza miniaturyzację.
Krzem ma chyba średnice 0,23nm, a węgiel (czyli grafen ) jakieś 0,15nm
Celem zastosowania grafenu miałoby być zwiększenie taktowań do setek GHz
LeBomBZobacz profil
Poziom ostrzeżenia: 0%
LeBomB2019.04.07, 18:21
Tak, tylko nie z każdego materiału człowiek póki co potrafi budować struktury na poziomie atomowym lub jest to mało opłacalne lub wcale nieopłacalne. Póki co struktury atomowe z węgla są najbardziej rozwijane dlatego w nich upatruje się przyszłość wielu urządzeń i konstrukcji.
W 2004 roku niejaki Prof. Thomas Schimmel ustalił granicę miniaturyzacji do jednego atomu. Opisał, że tranzystor zbudowany z jednego atomu może działać.
I po wielu latach udało mu się
https://www.sciencedaily.com/releases/2018...80816101939.htm
Oczywiście przed nimi jeszcze wiele lat pracy by takie tranzystory były w ogóle stosowane, ale pokazał że jest to możliwe.
Edytowane przez autora (2019.04.07, 18:22)
darkonzaZobacz profil
Poziom ostrzeżenia: 0%
darkonza2019.04.07, 19:14
No ja tam w jednoatomowe struktury nie wierze, bo jeden taki tranzystor moze działać, ale już układ zbudowany z 10miliardów tranzystorów to co innego, przeciez wypadniecie dosłownie jednego atomu uszkadza układ :)
Dzis jak ścieżka jest zbudowana z setek atomów utrata jednego nic nie zmienia, ale w chipie gdzie scieżki maja pojedyncze atomy to zmieni bardzo dużo.
Edytowane przez autora (2019.04.07, 20:22)
LeBomBZobacz profil
Poziom ostrzeżenia: 0%
LeBomB2019.04.07, 19:44
No na pewno, dlatego napisałem, że jeszcze długa droga przed nimi :)
i386Zobacz profil
Poziom ostrzeżenia: 0%
i3862019.04.08, 08:00
-5#29
darkonza @ 2019.04.07 19:14  Post: 1197562
No ja tam w jednoatomowe struktury nie wierze, bo jeden taki tranzystor moze działać, ale już układ zbudowany z 10miliardów tranzystorów to co innego, przeciez wypadniecie dosłownie jednego atomu uszkadza układ :)
Dzis jak ścieżka jest zbudowana z setek atomów utrata jednego nic nie zmienia, ale w chipie gdzie scieżki maja pojedyncze atomy to zmieni bardzo dużo.

setek ?
Atom to ok 0,4 nm sciezki (bramki) mają ok 10 -15 nm - grubośc
łatwo policzyć ok 20-40 grubości
Przy tych bredniach ze TSMC opanowało 5nm niektóre elementy składały by sie z około 10 atomów grubosci
Rybaczek KoziołkaZobacz profil
Poziom ostrzeżenia: 0%
Rybaczek Koziołka2019.04.08, 10:50
adul @ 2019.04.06 06:02  Post: 1197501
5nm i dalej nie będą dla wszystkich - całkowity koszt projektowania chipu rośnie lawinowo.

Widzę w tym potencjalny problem dalszej monopolizacji rynku wysokowydajnych układów scalonych - małe firmy nie będą miały szans startować w takich technologiach, a nawet AMD, jeśli nie zacznie zarabiać odpowiednio, może mieć problem (koszt projektu takich x86 czy GPU może być jeszcze wyższy). Oczywiście firmy, które już pływają w gotówce (monopoliści) nie doświadczą tu trudności.


Akurat AMD wyjdzie z tego obronną ręką, i to z trywialnego powodu. AMD robi kolekną generację ZEN jako chipy hybrydowe, gdzie osobno w grubej litografii jest kontroler i wbudowany chipset, i osobno w niskiej litografii są robione rdzenie.

Te ogromne koszty, fakt, są zaporowe dla mniejszych firm. nikt jednak nie mówi że te koszty nadal takie będą, ale to musi długo potrwać. firmy też się muszą pobić trochę o klienta, i zarobić.

co do AMD, oni już teraz zamawiają na potęgę 7nm w EUV i bardzo dobrze. najpierw rozkręcą produkcję, a dopiero później zaczną się bawić w 5nm, aby tylko być o krok przed Intelem, czyli do momentu wprowadzenia intelowego 10nm+++ :) który prawdopodobnie stanie się odpowiednikiem tsmc 5nm. póki co nie będą sobie psuć rynku bo nie mają na to kasy.

a intel? intel blednie, bo nadal ma monolityczne procki. w dodatku nawet ostatnio zrobili sklejkę z 2ch procków o gigantycznym TDP 400W. ale farelka! tyle że tam nie ma wydzielonego bloku kontrolera dla grubszej litografii.

tak zgadza się, drobniejszą litografią daje się spokojnie robić grubsze elementy, i tak się robi bo CPU musi się komunikować ze światm. tyle że litografia nadal dużo kosztuje. osobny rdzeń w grubszej litografii jest tańszy.
Rybaczek KoziołkaZobacz profil
Poziom ostrzeżenia: 0%
Rybaczek Koziołka2019.04.08, 10:55
Ania1984 @ 2019.04.06 21:42  Post: 1197523
sayan @ 2019.04.06 16:11  Post: 1197516
Ciekawe czy po 5nm zaczną 4nm czy od razu 3nm, później 2nm, w 2040 będzie 1nm, a później? Krzem jest zbyt dochodowy żeby go zmieniali, obstawiam 0,7 nm :P


Samsung ma w planach 4nm ale TSMC od razu 3nm. Z tego co czytałam w procesie 3nm będą stosować tranzystory GAAFET (Gate All Around). Co do krzemu to po 2028 ktoś tam w branży mówił że będą domieszki innych pierwiastków. W 2040 nikt nie ma najmniejszego pojęcia co będzie, tak jakbyś w 1990 roku próbował odgadnąć że będą smartfony internet drony nawigacje płaskie telewizory itp. Czytałam kiedyś artykuł w którym przypominano że już 3 razy przewidywano niemożność zmniejszenia tranzystorów i dojście do granicy. Parę lat temu mówiono tak jeszcze o 7nm, teraz o 3nm, jestem pewna że jeszcze dużo rzeczy wymyslą a jak już nawet dojdą do fizycznej granicy krzemu to będą pewnie wielowarstwowe układy z domieszkami różnych innych metali/pierwiastków plus pojawią się technologie których jeszcze nie znamy albo są science fiction. Bardziej martwi mnie zastraszająca dewastacja środowiska :)


i tu masz rację. litografia w krzemie będzie zmniejszana aż do granicy opłacalności. jeszcze trochę zostało :) ledwie wchodzi EUV, w TSMC tak naprawdę dopiero w tym roku, tj. 2019, a za plecami mamy już DUV.
Rybaczek KoziołkaZobacz profil
Poziom ostrzeżenia: 0%
Rybaczek Koziołka2019.04.08, 11:06
i386 @ 2019.04.08 08:00  Post: 1197603
darkonza @ 2019.04.07 19:14  Post: 1197562
No ja tam w jednoatomowe struktury nie wierze, bo jeden taki tranzystor moze działać, ale już układ zbudowany z 10miliardów tranzystorów to co innego, przeciez wypadniecie dosłownie jednego atomu uszkadza układ :)
Dzis jak ścieżka jest zbudowana z setek atomów utrata jednego nic nie zmienia, ale w chipie gdzie scieżki maja pojedyncze atomy to zmieni bardzo dużo.

setek ?
Atom to ok 0,4 nm sciezki (bramki) mają ok 10 -15 nm - grubośc
łatwo policzyć ok 20-40 grubości
Przy tych bredniach ze TSMC opanowało 5nm niektóre elementy składały by sie z około 10 atomów grubosci


weź pod uwagę, że te 5nm to jest grubość bramki. pozostałe elementy tranzystora są sporo większe. 5nm nie jest rastrem litografii :D
MinciuZobacz profil
Poziom ostrzeżenia: 33%
Minciu2019.04.08, 17:09
Średnica atomu krzemu wynosi 0,234 nm

Co post to atom krzemu rośnie lub się kurczy. A on jest stału i niezmienny :P

Nazwy litografi mają chyba średnie znaczenie, w momencie kiedy wchodzimy w wielo warstwowe układy. Teraz pewnie prym będą wiodły ilości warstw a nie wielkości tranzystorka.

Wszyscy pomijacie jedną z kluczowych informacji z artykułu
Dla przykładu, producent może zastosować technikę EUV nawet dla 14 warstw, podczas gdy w procesie 7 nm FinFET+ limitem były cztery warstwy, które dodatkowo nie mogły być warstwami kluczowymi. W porównaniu do technologii 7 nm pierwszej generacji, proces 5 nm pozwala zmniejszyć wielkość chipu o 45 procent, zwiększając upakowanie tranzystorów 1,8 razy.'


Coś jak w pamięciach NAND. Dokładanie kolejnych warst wyraźnie wpływa na pojemność układu. Tutaj będzie pewnie podobnie. Aktualnie pamięci NAND mają 64-96warst. W ciągu dwóch lat ma być ich 140.

Może i w CPU zadzieje się coś więcej w temacie warstwowych układów. Odległości między różnymi tranzystorami będą mogłu spaść z kilku milimetrów do kilku nanometrów :)
Zaloguj się, by móc komentować