Niemniej narodziła się mechanika, którą doskonale znamy po dziś dzień, mianowicie zaczęto rozkładać, we front-endzie procesora, złożone rozkazy CISC na szereg prostych rozkazów RISC.
Proszę przedstawić ISA RISC we wnętrzu Pentium, jeśli nie ma to i to zdanie jest fałszywe. uOPs są z natury RISC-like, to nie znaczy, że CISC jest tłumaczone na RISC. CISC jest tłumaczone na uOPS, VLIW też jest tłumaczone na uOPS. I żeby było śmieszniej niektóre spasłe RISC też są tłumaczone na uOPs, bo niektóre rozkazy wymagają ich więcej niż 1.
To jest artykuł przez duże A, czytając go czułem się jak bym wrócił do tego 2006 roku i była opisywana architektura C2D, wielkie dzięki, więcej takich merytorycznych ciekawych artów i wrócicie do łask.
Ciekaw jestem jak wyglądałby dzisiaj rynek CPU, gdyby procesory IBM Cell z tamtych czasów przyjęłyby się lepiej na rynku. Miał swój potencjał i innowacyjność. Niestety Intel po zdominowaniu rynku stosował małe kroczki rozwoju, by w końcu przyciśnięty dzisiaj przez AMD znów szukał nowych rozwiązań lub podnosząc wydajność w dodaniu rdzeni.
Niemniej narodziła się mechanika, którą doskonale znamy po dziś dzień, mianowicie zaczęto rozkładać, we front-endzie procesora, złożone rozkazy CISC na szereg prostych rozkazów RISC.
Proszę przedstawić ISA RISC we wnętrzu Pentium, jeśli nie ma to i to zdanie jest fałszywe. uOPs są z natury RISC-like, to nie znaczy, że CISC jest tłumaczone na RISC. CISC jest tłumaczone na uOPS, VLIW też jest tłumaczone na uOPS. I żeby było śmieszniej niektóre spasłe RISC też są tłumaczone na uOPs, bo niektóre rozkazy wymagają ich więcej niż 1.
Schemat wykonawczy jest RISC-owy (lub jak to nazywasz RISC-like) i użycie tego typu sformułowania, nawet jeśli to swego rodzaju skrót myślowy, jest tutaj, moim zdaniem, całkowicie adekwatne. To chyba oczywiste, że typowego ISA RISC nie ma.
Ciekaw jestem jak wyglądałby dzisiaj rynek CPU, gdyby procesory IBM Cell z tamtych czasów przyjęłyby się lepiej na rynku. Miał swój potencjał i innowacyjność. Niestety Intel po zdominowaniu rynku stosował małe kroczki rozwoju, by w końcu przyciśnięty dzisiaj przez AMD znów szukał nowych rozwiązań lub podnosząc wydajność w dodaniu rdzeni.
ibm mial piekna okazje pasc w 1996 roku ale zrobili mecz szachowy i udalo sie ocalic firme marketing wazniejszy od wszystkiego
Szkoda, że nie było wspomniane o Celeronie 300A/333 (które to posiadały zintegrowany 128kB L2 na krzemie - tak jak Pentium Pro), przez co potrafiły przegonić Pentiuma II w wielu testach.
Dodatkowo kręciły się jak mało co
Wisienką na torcie był 14-fazowy potok, zastosowany w miejsce 12-fazowego, dzięki któremu udało się dobić do granicy 3,0 GHz, a później, po zmianie procesu technologicznego klasy 65 nm na proces klasy 45 nm, nawet wyraźnie ją przekroczyć.
Zamiast skupiać się na ilości faz w potoku, należy przyjrzeć się na dopracowaniu samego procesu produkcji. 65nm od Intela jest po prostu tak dobre, że pozwala na takie taktowania (4GHz są do zrobienia na Conroe/Kentfield rewizji G0 przy odpowiednim napięciu). Core 2 nie są pierwszymi procesorami które z niego korzystają (Yonah/Presler/Cedar Mill), z czego dwa ostatnie w rewizji 'D0', potrafią dobijać do 5GHz przy porządnym chłodzeniu powietrzem.
Biorąc pod uwagę^ - szczerze wątpię aby hipotetyczny 12 potokowy Conroe nie mógł pracować z taktowaniem rzędu 3,0GHz.
FYI : Athlon64 (K8) posiada 12 potoków i potrafi pracować z taktowaniem 3,0GHz+ (modele 6000+ oraz wyższe).
Cóż... mój Core 2 Duo (P8400) jeszcze daje radę po dziś dzień... najnowsze gry nie chodzą, ale puki strony internetowe otwierają się bez zacinania, jakiś CAD, Blender i VitrualBox chodzą, to nie widzę powodu do przesiadki
Pomyślmy, czy aby nie to, że każda mikrooperacja jest de facto odrębnym rozkazem o prostej treści operacyjnej, który może być wykonany poza kolejnością, itd.? Tym samym mamy CISC ISA we front-endzie i 'RISC ISA' w back-endzie. Innymi słowy: coś, co nazywasz 'RISC-like', choć teraz jednak... się z tego wycofujesz?
agent_x007 @ 2018.04.14 18:37
Zamiast skupiać się na ilości faz w potoku, należy przyjrzeć się na dopracowaniu samego procesu produkcji. 65nm od Intela jest po prostu tak dobre, że pozwala na takie taktowania (4GHz są do zrobienia na Conroe/Kentfield rewizji G0 przy odpowiednim napięciu). Core 2 nie są pierwszymi procesorami które z niego korzystają (Yonah/Presler/Cedar Mill), gdzie dwa ostatnie w ostatniej rewizji (D0), potrafią dobijać do 5GHz na porząnym chłodzeniu powietrzem).
W związku z tym, wątpię aby hipotetyczny 12 potokowy Conroe nie mógł pracować z taktowaniem rzędu 3,0GHz.
I mógłby, i nie mógł. To poniekąd kwestia podejścia. Trzeba pamiętać, że C2D były konstrukcjami stworzonymi z myślą o uzyskaniu możliwie wysokiego współczynnika wydajności na wat, nie podwindowaniu napięć i taktów w opór.
Cóż... mój Core 2 Duo (P8400) jeszcze daje radę po dziś dzień... najnowsze gry nie chodzą, ale puki strony internetowe otwierają się bez zacinania, jakiś CAD, Blender i VitrualBox chodzą, to nie widzę powodu do przesiadki
I mógłby, i nie mógł. To poniekąd kwestia podejścia. Trzeba pamiętać, że C2D były konstrukcjami stworzonymi z myślą o uzyskaniu możliwie wysokiego współczynnika wydajności na wat, nie podwindowaniu napięć i taktów w opór.
Tu się nie zgodzę. Nawet komercyjne modele korzystające z architektury AMD K8 (posiadającej 12-etapowy potok), potrafią pracować na 3,0GHz+ (modele 6000+ i wyższe).
Oczywiście, AMD korzysta z SOI więc porównanie jest nieco nie fair, ale pokazuje dlaczego patrzenie na ilość etapów w potoku jest nieco bez sensu w kontekście taktowania (dopóki nie idziemy w przypadki skrajne typu Atomy w wersji 'in-order' ).
PS. Conroe były stworzone aby być najlepsze we wszystkim (jedna archi by wszystkimi rządzić).
''Wydajność/wat'', stał się bardziej istotny przy Nehalemach i późniejszych architekturach (w Nehalemach, Intel planował zmiany w myśl zasady ''minimum +2% wydajności, na każdy +1% wyższego poboru energii'' ).
mikrooperacja jest de facto odrębnym rozkazem o prostej treści operacyjnej
Nie no ja pytam się gdzie jest ta RISCowa różnica w bloku wykonawczym o czym pisałeś, czemu odwracasz kota ogonem? Czy schemat blokowy Pentium jest w jakiś konkretny sposób bliższy POWER niż 68000 i ten powód jest specyficzny dla architektury RISC?
Tym samym mamy CISC ISA we front-endzie i 'RISC ISA' w back-endzie
Nie, nie mamy. Prostokąt jest czworościanem i jest nim kwadrat, wszystkie kwadraty są prostokątami, ale nie wszystkie prostokąty są kwadratami. Już samo to, że są procesory RISCowe generujące KILKA uOPS na jedną instrukcję RISC oznacza, że powiązanie jest luźne, a uops =/=RISC a raczej ups ~ RISC i dlatego określa się je jako risc-like. Dlatego też procesory RISCowe też mają dekoder, chociaż prostszy niż CISC i VLIW. Gdyby uops = RISC to by go nie potrzebowały.
Proszę przedstawić ISA RISC we wnętrzu Pentium, jeśli nie ma to i to zdanie jest fałszywe. uOPs są z natury RISC-like, to nie znaczy, że CISC jest tłumaczone na RISC. CISC jest tłumaczone na uOPS, VLIW też jest tłumaczone na uOPS. I żeby było śmieszniej niektóre spasłe RISC też są tłumaczone na uOPs, bo niektóre rozkazy wymagają ich więcej niż 1.
Proszę przedstawić ISA RISC we wnętrzu Pentium, jeśli nie ma to i to zdanie jest fałszywe. uOPs są z natury RISC-like, to nie znaczy, że CISC jest tłumaczone na RISC. CISC jest tłumaczone na uOPS, VLIW też jest tłumaczone na uOPS. I żeby było śmieszniej niektóre spasłe RISC też są tłumaczone na uOPs, bo niektóre rozkazy wymagają ich więcej niż 1.
Schemat wykonawczy jest RISC-owy (lub jak to nazywasz RISC-like) i użycie tego typu sformułowania, nawet jeśli to swego rodzaju skrót myślowy, jest tutaj, moim zdaniem, całkowicie adekwatne. To chyba oczywiste, że typowego ISA RISC nie ma.
ibm mial piekna okazje pasc w 1996 roku ale zrobili mecz szachowy i udalo sie ocalic firme
Rozwiń myśl... co jest w nim RISCowego?
Dodatkowo kręciły się jak mało co
Biorąc pod uwagę^ - szczerze wątpię aby hipotetyczny 12 potokowy Conroe nie mógł pracować z taktowaniem rzędu 3,0GHz.
FYI : Athlon64 (K8) posiada 12 potoków i potrafi pracować z taktowaniem 3,0GHz+ (modele 6000+ oraz wyższe).
PS. Dobra lektura (eng) : https://www.anandtech.com/show/1998
Rozwiń myśl... co jest w nim RISCowego?
Pomyślmy, czy aby nie to, że każda mikrooperacja jest de facto odrębnym rozkazem o prostej treści operacyjnej, który może być wykonany poza kolejnością, itd.? Tym samym mamy CISC ISA we front-endzie i 'RISC ISA' w back-endzie. Innymi słowy: coś, co nazywasz 'RISC-like', choć teraz jednak... się z tego wycofujesz?
W związku z tym, wątpię aby hipotetyczny 12 potokowy Conroe nie mógł pracować z taktowaniem rzędu 3,0GHz.
I mógłby, i nie mógł. To poniekąd kwestia podejścia. Trzeba pamiętać, że C2D były konstrukcjami stworzonymi z myślą o uzyskaniu możliwie wysokiego współczynnika wydajności na wat, nie podwindowaniu napięć i taktów w opór.
Pozdrawia T9600, 8GB RAM, Crucial MX100 256GB
Oczywiście, AMD korzysta z SOI więc porównanie jest nieco nie fair, ale pokazuje dlaczego patrzenie na ilość etapów w potoku jest nieco bez sensu w kontekście taktowania (dopóki nie idziemy w przypadki skrajne typu Atomy w wersji 'in-order' ).
PS. Conroe były stworzone aby być najlepsze we wszystkim (jedna archi by wszystkimi rządzić).
''Wydajność/wat'', stał się bardziej istotny przy Nehalemach i późniejszych architekturach (w Nehalemach, Intel planował zmiany w myśl zasady ''minimum +2% wydajności, na każdy +1% wyższego poboru energii'' ).
Nie no ja pytam się gdzie jest ta RISCowa różnica w bloku wykonawczym o czym pisałeś, czemu odwracasz kota ogonem? Czy schemat blokowy Pentium jest w jakiś konkretny sposób bliższy POWER niż 68000 i ten powód jest specyficzny dla architektury RISC?
Nie, nie mamy. Prostokąt jest czworościanem i jest nim kwadrat, wszystkie kwadraty są prostokątami, ale nie wszystkie prostokąty są kwadratami. Już samo to, że są procesory RISCowe generujące KILKA uOPS na jedną instrukcję RISC oznacza, że powiązanie jest luźne, a uops =/=RISC a raczej ups ~ RISC i dlatego określa się je jako risc-like. Dlatego też procesory RISCowe też mają dekoder, chociaż prostszy niż CISC i VLIW. Gdyby uops = RISC to by go nie potrzebowały.
Od kiedy?
Od kiedy?
Od czasu kiedy Thanos zdobył infinity gauntlet i Promilus mu ją odebrał po czym stworzył własną rzeczywistość.
Od kiedy?
Od czasu kiedy Thanos zdobył infinity gauntlet i Promilus mu ją odebrał po czym stworzył własną rzeczywistość.