Sortuj
Funkcja komentowania została wyłączona. Do dyskusji zapraszamy na forum.
- Karty graficzne
- Procesory
- Smartfony
- Tablety
- Laptopy
- Płyty główne i pamięć RAM
- Nośniki danych: SSD, HDD i inne
- Obudowy i zasilacze
- Chłodzenie
- Internet i sieci
- Monitory i projektory
- Drukarki i skanery
- Myszki, klawiatury
- Oprogramowanie
- Gry i konsole
- Multimedia i gadżety
- Dźwięk
- Zestawy komputerowe
- Technologie i wydarzenia
- Inne
Moim zdaniem artykuł jest bardzo obiektywny - mówi, że AMD nic nie mówi, i że to może dobrze, a może niekoniecznie. Po czym fani Intela mówią, że będzie kicha, a fani AMD że będzie super, a serwis reklamuje Intela więc pewnie dlatego nie pisze jasno że K8L będzie boski. A w sumie nic nie wiadomo i tzreba będzie poczekać do premiery i pierwszych testów.
Ja osobiście liczę, że K8L skopie tyłek Conroe i podwyższy poprzeczkę nowym pomysłom Intela, ale nie zauważyłem podejścia anty-AMD ani autora artykułu, ani samego PCLab-u.
ale ile mine zanim to cos sie pokaze w polskich sklepach bo to prawie rok
prawie rok to kupe czasu a liczczy sie co aktualnie ma a nie co bedzie miec
Moim zdaniem artykuł jest bardzo obiektywny - mówi, że AMD nic nie mówi, i że to może dobrze, a może niekoniecznie. Po czym fani Intela mówią, że będzie kicha, a fani AMD że będzie super, a serwis reklamuje Intela więc pewnie dlatego nie pisze jasno że K8L będzie boski. A w sumie nic nie wiadomo i tzreba będzie poczekać do premiery i pierwszych testów.
Ja osobiście liczę, że K8L skopie tyłek Conroe i podwyższy poprzeczkę nowym pomysłom Intela, ale nie zauważyłem podejścia anty-AMD ani autora artykułu, ani samego PCLab-u.
P.S.
Litości...
Pozdr.
Te 4 czerwone kwadraciki co zaznaczyles to nie są complex decoders tylko microcode units , proponuje luknąć na ten obrazek:
A wiesz gdzie są właściwe dekodery instrukcji ?? Przylegają do bloków mikrokodu od prawej strony.
Zaznaczyłem bloki mikrokodu bo one leżą w sąsiedztwie dekoderów i są zdecydowanie lepiej widoczne. Jeżeli ich jest 4 dekoderów tez jest 4.
Proponuje luknąć na ten obrazek, tylko weź po uwagę że jest on odwrócony w poziomie.
http://www.chip-architect.com/news/K8L_floorplan.jpg
Może coś z moimi oczami jest nie teges ale wydaje mi się, że jakość obrazku jest taka sama wszędzie i nie ulega drastycznemu pogorszeniu w okolicy dekoderów instrukcji. Po co AMD miało by ściemniać?
Te 4 czerwone kwadraciki co zaznaczyles to nie są complex decoders tylko microcode units , proponuje luknąć na ten obrazek:
Polecam lekturkę:
http://www.realworldtech.com/forums/index....9&roomid=11
Nie mówię, że się na tym znam, czy aby to rozumię, ale gdyby Intel zmodyfikował Yonah'a poszerzając potok wykonawczy (more issue ports, wider execution), czyli zwiększył max(IPC) z 3 do 4, to Core2 nie byłby taki przebojowy jak teraz, a już w ogóle nie w SuperPI. Z resztą, to po co w ogóle robili tyle zmian w Core2, bali się że nie dają rady poprowadzić ścieżek do kryształu ??
Te "kosmetyczne" zmiany jak je nazwałeś dają właśnie najwięcej. Weźmy OO Loads, before stores, czyli Memory Disambiguation i odpow. w "K8L" daje dużo, bo Backend nie musi czekać na dane, Frontend go lepiej "nakarmi". Oczywiste jest single cycle SSE{1,2,3,4}. Może dać 2 - krotnego kopa na niektórych kodach, zresztą looknij na benche Conroe. Btw, nie bronie tutaj "K8L", bo nie jestem jakimś pedalskim ( !=gej ) dzieciakiem neostrady, który lubi robić bajzel na technicznym forum.
Chodzi o to, że uważam iż się mylisz, że te "kosmetyczne" zmiany w rdzeniu nic nie dają. Dość trochę da zwiększenie instruction fetch z 16 do 32 byte i poszerzenie magistral caches L{1,2} ( ciekawy link: http://www.digit-life.com/articles2/mainbo...t-ddr2-800.html ). Zresztą, co ja ci będę mamrotał. Tutaj masz mądry tekst:
http://www.agner.org/optimize/microarchitecture.pdf.
Jak ci się nudzi to poszukaj posty Paula DeMone na www.realworldtech.com, kumaty koleś. ( ta sama stronka co na początku ).
Mam nadzieję, że cię nie uraziłem.
Pozdro
O ktoś tu dobrze i bardzo mądze pisze.
Piwko dla tego Pana
Dobra, bezpośredniego związku ze wspołczynnikiem IPC to nie ma, ale pośrednio ma ogromny wpływ na IPC.
Wszystkie te 3 usprawnienia zwiększają skutecznośc predykcji skoków, a tym samym zmniejszają liczbę błędnych trafień cache.
Dzięki sprawniejszemu systemowi predykcji skoków, potoki procka rzadziej musza być wstrzymywane opróżniane i napełniane ponownie, a taka koniecznośc powoduje chwilową przerwę w wykonywaniu kodu i średni IPC spada.
Im sprawniejszy system predykcji skoków, tym średnie IPC idzie w góre.
Sprawność systemu predykcji rozgałęzień ma ogromy wpływ na wydajność całego CPU, wystarczy zwiększyć ją delikatnie ( co jedank jest bardzo trudne ) by wydajność procesora wyraźnie wzrosła, zgodnie z tym wykresem
I przypominam jeszcze jedno, K8 ma predykcje wręcz tragiczną, więc o jej lekką poprawę nie jest trudno. Właśnie tu w systemach predykcji rozgałęzień leżą duże rezerwy układów K8 ( szacowane przezemnie na ok. 15% , tzn. gdyby tylko K8 zaopatrzyć w predykcję rozgełezień tej klasy co w Prescottcie / C2D, byłby on ok. 15% wydajniejszy ).
Również się nie zgadzam.
Ma pośredni wpływ na IPC - tak jak i zwiększenie przepływności każdym innym sposobem jak np. podkręceniem pamięci czy zastosowaniem zintegrowanego z CPU kontrolera RAM.
Analogiczna sytuacja jak z predykjcją rozgałęzień.
"Pobranie potrzebnych danych lub instrukcji nie musi oczekiwać na to, by zostały pobrane lub zapisane dane z poprzednich operacji."
Właśnie - CPU nie musi oczekiwać na potrzebne dane. A jak oczekuje to średnie IPC znowu spada. A że dzięki tej technologi jak i Memory Disambiugation, CPU rzadziej musi na jakieś dane oczekiwać - szybciej przechodzi do ich wykonywania i srednie IPC rośnie, nieznacznie ale rośnie.
Bardzo podobne rozwiązanie pod nazwą DSM ( Dedicated Stack Menager ) stosuje począwszy od Pentium-M Banias , poprzez Yonaha i wreszcie w C2D Intel.
Jak wynika z jego testów wewnętrznych zwiększa to wydajność o ok. 3 %
Zaznaczone czerwonymi kwadracikami obszary to nie są dekodery instrukcji.
I żeby nie było wątpliwości wystarczy popatrzeć na inne zdjęcie z tego artykułu , gdzie wyraźnie widać ze dekoderów jest tyle ile ma być, czyli 4.
Natomiast co do tej zasłony dymnej - nie sposób nie mieć wrażenia że jest nią ten artykuł.
Intel reklamujący się na serwisie, intel wpisujący się na forum zapraszający do artykułu o kentsfieldzie. Widać serwis mocno trzymający z Intelem.
Brakowało jeszcze czegoś co zdyskredytowało i wprowadziło by niepewność w stosunku do K8L - by ludzie miast wyczekiwać na K8L które niewiadomo czy dobre będzie, rzucili się do sklepów po C2D...
Ot taka drobna przysługa dla partnera serwisu.
Ale to tylko drobna spekulacja spostrzegawczej i bystrej znajomej osoby ( nie moja! )
A wracając do K8L - posiada on nad Conroe w jednym miejscu bardzo istotną i znaczącą przewagę , która napewno będzie kluczowa w pojedynku K8L z Conroe - ale tego narazie nie wyjaśnie aż do czasu kiedy pojawi się mój artykuł.
z Prescottem pojechali (ale i przyczyna była trochę inna), ale taki np. Dothan przecież był udanym procesorem...
wejście w 65nm też było niczego sobie...
w przypadku Intela tez
przejścia na nowy wymiar zwykle nie wyglądają w przypadu AMD oszałamiająco:
- 130nm - Thoroughbred A
- 90nm - Winchester
bez większych zmian, spokojne balony próbne, dopiero później mocniejsze uderzenie.
faktycznie, poczekamy, zobaczymy - ale jak już spekulujemy, to...
edit: no i czym w takim razie by miał być "fiolet"?
wiem ze Hans de Vries jest kompetentna osoba, rev. G bedzie posiadac zmiany, zreszta przekonamy sie juz w grudniu badz na poczatku stycznia tego roku.
Co do fotki rev. G jesli jest to prototyp to dlaczego ma tak duzo wspolnych cech rev. F ? ta fotka pochodzi zreszta z czerwca tego roku jak dobrze pamietam a wlasnie od tego miesiaca AMD zaczela produkowac procki w 65nm (nie masowo)
Zreszta pozyjemy zobaczymy to tylko miesiac lub dwa
zakładam więc, że czytałeś cały wątek, i widziałeś, skąd takie informacje się pojawiły.
mnie jednak bardziej przekonuje Hans de Vries
edit: no i czym w takim razie by miał być "fiolet"?
edit: zresztą, autor trzyma się definicji IPC w stylu "maksymalna ilość instrukcji, którą procesor może wykonać w takcie zegara". zwykle nie to się liczy, a średnia utrzymywana w dłuższym czasie. co z tego, że procesor teoretycznie może wykonać - dajmy na to - 5 instrukcji w takcie zegara, gdy zwykle wykona 2? lepsze wyniki osiągnie bardziej zbalansowana konstrukcja, wykonująca maksymalnie 4, ale średnio - 3 instrukcje...
tak więc jak najbardziej wszystkie opisane techniki pozwolą zwiększyć IPC - rozumiane oczywiście jako średnia profilu wykonania kodu.
a co powiesz na ten post?
http://www.aceshardware.com/forums/read_po...9&forumid=1
mnie bardziej on przekonuje
zobacz tez ta animacje gdzie nalozony jest obraz niebieskiego rdzenia rew.G na rewizje F czyli obecnie produkowany rdzen
http://129.15.202.185/athlon_rev_g/wtf_mates.html
Rewizja G ma dodany jeden kompleks dekodera instrykcji (4) a obecna rewizja F ma ich 3 wiec jednak zmiany w brisbane beda miec miejsce i nie beda to zmiany kosmetyczne
co w takim razie powiesz na ten post?
edit: zresztą, autor trzyma się definicji IPC w stylu "maksymalna ilość instrukcji, którą procesor może wykonać w takcie zegara". zwykle nie to się liczy, a średnia utrzymywana w dłuższym czasie. co z tego, że procesor teoretycznie może wykonać - dajmy na to - 5 instrukcji w takcie zegara, gdy zwykle wykona 2? lepsze wyniki osiągnie bardziej zbalansowana konstrukcja, wykonująca maksymalnie 4, ale średnio - 3 instrukcje...
tak więc jak najbardziej wszystkie opisane techniki pozwolą zwiększyć IPC - rozumiane oczywiście jako średnia profilu wykonania kodu.
3 poziom pamieci cache przyspiesza tez komunikacje z pamiecia glowna RAM pozatym dopiero pamiec L3 w K8L bedzie wspulna dla wszystkich rdzeni a nie jak jest to w C2D pamiec cache L2
Gratuluję wiedzy na temat K8L naprawdę zaskoczyłeś mnie;) Widać że bardzo się procesorami AMD interesujesz
czy nie mozna by zrobic wspolnego L2 (zamiast dodatkowego pozimu) dla wszystkich 4 rdzeni?
PS tak, nie znam sie na prockach
Mozliwe ze AMD do konstrukcji pamieci cache L3 uzulo technologi Z-RAM do ktorej to wykupilo licencje, technologia ta zaklada zmniejszenie powierzchni pamieci cache blisko 50% wzgledem tradycyjnie wykonanego cache L2 wiec w takim wypadku L3 bedzie tansze w produkcji niz zwykly L2.
3 poziom pamieci cache przyspiesza tez komunikacje z pamiecia glowna RAM pozatym dopiero pamiec L3 w K8L bedzie wspulna dla wszystkich rdzeni a nie jak jest to w C2D pamiec cache L2
czy nie mozna by zrobic wspolnego L2 (zamiast dodatkowego pozimu) dla wszystkich 4 rdzeni?
PS tak, nie znam sie na prockach
http://www.pureoverclock.com/review.php?id=37
Zobaczcie gdzie prowadza strzalki od tekstu: IPC enhanced CPU cores
na ostatnim slajdzie zaznaczone jest co zostalo dodane do rev.H
A oto obraz jadra w rewizji G tzw. Brisbane
Rewizja G ma dodany jeden kompleks dekodera instrykcji (4) a obecna rewizja F ma ich 3 wiec jednak zmiany w brisbane beda miec miejsce i nie beda to zmiany kosmetyczne