Makroarchitektura i brakujące ogniwo
Na powierzchni 275 milimetrów kwadratowych układu, wykonanego w wymiarze technologicznym 65 nm, z dziewięcioma warstwami połączeniowymi, znalazło się miejsce dla 80 niewielkich „kafelków”, z których każdy tworzy samodzielny procesor, z własną pamięcią danych i instrukcji. Fotografia chipu pokazuje nam relatywnie duże odstępy pomiędzy poszczególnymi „kafelkami”. Nie jest to bynajmniej niewykorzystana przestrzeń – tędy przebiega sieć połączeń, tworząca jedną całość z osiemdziesięciu indywidualnych układów. Warto wiedzieć, że przepływność połączenia w tej sieci wynosi 32 GB/s.
Zauważmy, że blisko jedną czwartą „kafelka” Processing Engine o powierzchni trzech milimetrów kwadratowych stanowi układ, któremu nadano nazwę "router". Jego konstrukcja jest oparta na sześcioportowym przełączniku krzyżowym. Sterowany programowo, umożliwia komunikację jądra obliczeniowego z układami wejścia/wyjścia, a także przekazywanie zadań pomiędzy poszczególnymi jądrami.
Cztery spośród wejść/wyjść routera prowadzą do sąsiednich jąder (jedno jest przeznaczone na własny użytek jednostki PE). Jest jeszcze piąte, skierowane... na razie donikąd. Jak wspomnieliśmy wcześniej, do pełnej użytkowości układowi Polaris jeszcze nieco brakuje – ów piąty port routera ma współpracować bezpośrednio z pamięcią RAM, która zostanie nałożona na chip i połączona z nim.
Obecnie Intel prowadzi szeroko zakrojone prace nad praktyczną realizacją struktury złożonej z kilku chipów nałożonych jeden na drugi. Zauważmy, że indywidualny dostęp każdego z jąder do pamięci (oczywiście wieloportowej) eliminuje problemy niedoboru pasma przepływności, przed jakim stają coraz częściej współczesne procesory wielordzeniowe. Pojemność chipu pamięci, nałożonego na układ Polaris, Intel ostrożnie szacuje na 256 MB. Jeśli pamięć ta będzie do podziału dla osiemdziesięciu jąder, to nie jest zbyt wiele, jednak jeśli potraktujemy ją jako wspólną dla wszystkich jąder pamięć cache drugiego poziomu, to wystarcza aż nadto. Pozostaje tylko czekać, aż Intel zrealizuje praktycznie „brakujące ogniwo” i piąty port routera zostanie połączony z pamięcią RAM.