Brnijmy dalej...
... w tym, co zaprezentowało AMD. Pod hasłem "CPU Core IPC Enhancements" AMD prezentuje udoskonalenia i rozszerzenia bufora TLB. Translation Lookaside Buffer to, w uproszczeniu, układ konwertujący odwołania do adresów w pamięci RAM na fizyczną lokalizację w pamięci cache procesora.
Oczywiście też bez żadnego w praktyce wpływu na współczynnik IPC...
Kolejne usprawnienia, zademonstrowane w prezentacji AMD, również mają znikomy wpływ na IPC. Nie wpłyną na jego wartość ani nowe instrukcje SSE (EXTRQ/INSERTQ czy MOVNTSD/MOVNTSS), ani instrukcje Fastpath czy manipulujące bitami.
Jak widać, AMD dołożyło starań, by pokazując dużo, pokazać jak najmniej.
Ale gdzież się podziało widoczne zarówno na floorplanie, jak i na fotkach doswiadczalnego chipu rozszerzenie jednostki pobrań instrukcji, zawierające dodatkowy, czwarty dekoder? Element jakże istotny, jeśli chodzi o współczynniki IPC - bez niego przecież maksymalną wartością IPC pozostanie 3. Tego tematu podczas FPF '06 nie było.