Intel Core i3, Core i5 oraz H55 i H57 wespół w zespół – pierwsze procesory 32 nm przy akompaniamencie Intel HD Graphics

Tick-Tock czy Tiiiiiick-Toooooock?

Wydawałoby się, że wahadło tyka zgodnie z planem, gdyby nie to, że 32-nanometrowe układy zapełnią na razie tylko jeden segment rynku (pozostaje mnóstwo modeli 45 nm). Na dokładkę najnowszy 32-nanometrowy procesor Intela składa się z dwóch części, z których druga wciąż jest produkowana w starszym procesie technologicznym. Ale to nie znaczy, że wyczerpały się pomysły, wiedza albo doświadczenie inżynierów Intela. Po prostu wahadło porusza się teraz w nieco innych warunkach: w międzyczasie zaszło tak zwane spowolnienie gospodarcze, a potrzeby użytkowników nieco się zmieniły. Prawdopodobnie przyspieszenie prac nad procesorami 32 nm nie zwróciłoby się Intelowi finansowo.

Ale zostawmy plany, prognozy i ich trafność, a zajmijmy się sprzętem. Wprowadzone w tym tygodniu procesory z rodzin Core i5 i Core i3 nie powinny być Wam obce. Wspominaliśmy o nich wielokrotnie, najobszerniej w „Niezbędniku maniaka”. Przypomnimy najważniejsze fakty dotyczące nowych układów. 

32-nanometrowe procesory o nazwie roboczej Clarkdale należą do rodziny Westmere, czyli mikroarchitektury Nehalem przeniesionej w niższy proces technologiczny. „Rozkład jazdy” Intela na razie zawiera tylko jeden inny układ z tej samej rodziny: sześciordzeniowy procesor Gulftown, mający wejść do sprzedaży w drugim kwartale tego roku. Gulftown i Lynnfield (Core i7-800, Core i5-700) stworzą w sumie ofertę na każdy segment rynku: od najwydajniejszych serwerów i stacji roboczych po komputery przenośne.

Sam proces technologiczny 32 nm i jego możliwości również nie są tajemnicą dla uważnego Czytelnika PCLab.pl.

Powrót do MCM

Co to jest MCM? To skrót od angielskiego Multi Chip Module – czyli moduł wieloczipowy. Zamiennie stosuje się nazwę MCP (ang. Multi-Chip Package). Chodzi o sposób konstrukcji procesora, w którym w jednej podstawce umieszcza się dwa jądra krzemowe. Nie jest to żadna nowość – w desktopach mieliśmy już Pentium Pro z pamięcią podręczną w drugim jądrze, Pentium D z dwoma rdzeniami w jednym opakowaniu i Core 2 Quad z czterema rdzeniami w dwóch jądrach w jednym opakowaniu. Tym razem drugie jądro nie jest ani pamięcią podręczną, ani dodatkowymi rdzeniami.

Na substracie znajdują się: jądro Hillel z dwoma rdzeniami, wspólną pamięcią podręczną i łączem QPI oraz jądro Ironlake z kontrolerem pamięci, kontrolerem PCI Express, układem graficznym i łączem QPI. Clarkdale jest zatem pierwszym procesorem ze zintegrowanym układem graficznym (choć nie w jednym kawałku krzemu). Część procesorowa Hillel jest produkowana w procesie technologicznym 32 nm, o którym obszerniej pisaliśmy w „Niezbędniku maniaka”. Jądro Ironlake z układem graficznym jest produkowane w procesie 45 nm.

Pisząc „Niezbędnik maniaka”, nie wiedzieliśmy jednej rzeczy: jak zostanie rozwiązane taktowanie i zasilanie poszczególnych części procesora. W Bloomfieldach, pierwszych procesorach w architekturze Nehalem, procesor był podzielony na dwie domeny zegarowe: rdzenie i część uncore. Uncore była taktowana własnym zegarem i zasilana oddzielnym napięciem. W Clarkdale'u część funkcji uncore została w jądrze Hillel (kontroler QPI oraz pamięć podręczna L3), a część znajduje się w jądrze Ironlake (kontroler pamięci). Ironlake jest wykonany w technologii 45 nm, zatem potrzebuje innego napięcia zasilania niż Hillel. Dlatego w Clarkdale'u mamy co najmniej trzy domeny zegarowe. Jedną tworzą rdzenie w 32-nanometrowym jądrze Hillel, drugą – pamięć podręczna L3, trzecią (a być może więcej) – jądro Ironlake. Pamięć podręczna L3 jest taktowana zegarem 2400 MHz we wszystkich Core i5-600, 2133 MHz w serii Core i3-500 oraz 2000 MHz w Pentium G9650.

W związku z różnymi potrzebami energetycznymi poszczególnych części procesora zwiększyła się też liczba domen zasilania. Do procesora są teraz dostarczane trzy różne napięcia: V_CORE (zasilanie rdzeni), V_TT (zasilanie pamięci podręcznej L3) oraz V_AXG (zasilanie układu graficznego). Nietrudno zgadnąć, że to wymaga dodatkowych kontrolerów zasilania na płycie głównej. V_AXG podlega regulacji przez podawany z procesora kod VID (podobny jak dla V_CORE). Na przykład płyta ASUS P7H57D-V EVO, na której przeprowadziliśmy część testów, ma ośmiofazowy regulator V_CORE, dwufazową regulację V_TT i jednofazową regulację V_AXG. Cały system jest kompatybilny w obie strony: procesor bez układu graficznego włożony do płyty H55 będzie działał; V_AXG jest mu obojętne, bo odpowiednie pola kontaktowe na podstawce nie są nawet podłączone. Z kolei procesor z takim układem włożony do płyty P55 nie dostanie zasilania dla tego układu (bo odpowiedniego regulatora nie ma na płycie głównej), więc będzie działał, ale z wyłączonymi funkcjami graficznymi.

Warto zauważyć, że taktowanie układu graficznego można zmieniać w skokach co 166 MHz, a nie 133 MHz. Ponieważ pamięć operacyjna jest taktowana wielokrotnością 266 MHz, dane z i do układu graficznego muszą przechodzić granicę domen zegarowych w jakiejś kolejce. To może oznaczać, że mogą wystąpić zjawiska znane z chipsetów: 965P, P35, P45, w szczególności opóźnienia sterujące zachowaniem tej kolejki. Takie hipotetyczne opóźnienie mogłoby mieć wpływ podobny do wartości tRD (performance level) w chipsetach do LGA775. Z pewnością w miarę powiększania się grupy użytkowników tej platformy różne szczegóły zaczną się ujawniać.

W praktyce, jeśli spojrzeć na to pod kątem funkcjonalności, w Clarkdale'u po prostu przeniesiono mostek północny ze zintegrowanym układem graficznym do wnętrza procesora. Na płycie głównej mamy o jeden układ mniej, za to kupując procesor, dostajemy obowiązkowo zintegrowane funkcje graficzne. To też nie jest rewolucyjna zmiana, bo już kilka miesięcy temu w procesorach Lynnfield zintegrowano funkcje tradycyjnego mostka północnego, tylko że bez rdzenia graficznego.

Z pewnością widzieliście ten slajd wiele razy: funkcjonalność taka sama jak w Core i7-800, ale z dodatkiem zintegrowanego układu graficznego

Zmiany w mikroarchitekturze

Co prawda strategia Tick-Tock zakłada na zmianę aktualizację mikroarchitektury i procesu technologicznego, ale również przy zmianie procesu Intel wprowadza pewne poprawki w logice rdzeni. Dobrym przykładem była rodzina procesorów Penryn: choć zbudowane w architekturze Conroe, zawierały takie usprawnienia, jak szybszy algorytm dzielenia i instrukcje SSE4.1. Najważniejszą, a przynajmniej najbardziej nagłośnioną przez Intela zmianą w Westmere'ach względem Nehalemów jest nowy zestaw instrukcji AES-NI (ang. Advanced Encryption Standard – New Instructions). Chodzi o siedem nowych instrukcji, z których sześć zostało zaprojektowanych specjalnie do przyspieszenia szyfrowania AES. Szyfrowanie tym algorytmem wymaga najpierw wygenerowania kluczy, do czego służy instrukcja AESKEYGENASSIST. Instrukcje AESENC i AESENCLAST wykonują kolejne kroki szyfrowania, a AESDEC i AECDECLAST – deszyfrowania. Instrukcja AESIMC przyspiesza generowanie kluczy deszyfrujących. Ostatnia, PCLMULQDQ (mnożenie dwóch liczb 64-bitowych bez przeniesienia), nie jest bezpośrednio związana z algorytmem AES, ale również przyspiesza proces szyfrowania. Więcej o instrukcjach AES-NI i o samym algorytmie szyfrowania AES można przeczytać na poświęconej temu zagadnieniu stronie Intela. Podobne sprzętowe mechanizmy szyfrowania już dawno temu zastosowała firma VIA w swoich procesorach C3 i Nano. Instrukcje AES-NI i PCLMULQDQ będą obecne we wszystkich procesorach Westmere, czyli w Clarkdale'ach, laptopowych Arrandale'ach i serwerowych Gulftownach. Mają zostać zaimplementowane również w przyszłej architekturze procesorów AMD (nazwa robocza: Bulldozer).