Intel Atom kontra VIA Nano – pojedynek wagi piórkowej

VIA Nano, czyli duży mikrus

VIA, niegdyś producent świetnych chipsetów (kto pamięta KT133?), od momentu wydania na świat swojego pierwszego procesora w 2000 roku skupia się na rynku procesorów pobierających małe ilości prądu. Od samego początku inżynierowie firmy projektowali procesory IOE. Jednak cztery lata temu dział VIA zajmujący się tworzeniem procesorów, mający swoją siedzibę w Austin (ciekawy zbieg okoliczności), otrzymał do wykonania zupełnie nowy projekt: stworzyć pierwszy procesor VIA wykonujący instrukcje poza kolejnością. Tak powstała architektura Isaiah i tak powstał procesor VIA Nano, który potrafi zakończyć jednocześnie trzy instrukcje.

To ciekawe, że w momencie, gdy Intel uznał, że rynek domaga się procesora pokroju Atoma wykonującego instrukcje w kolejności, VIA uznała, że czas najwyższy zaprojektować swój pierwszy procesor z OoOE, bo tego wymaga rynek. VIA potrzebowała 94 milionów tranzystorów, aby wyposażyć procesor we wszystkie jednostki niezbędne do wykonywania instrukcji poza kolejnością, 1 MB pamięci podręcznej drugiego poziomu i 128 kB pamięci podręcznej pierwszego poziomu (dwa razy więcej niż w architekturze Core i tyle samo co w K10). Dostęp do obu poziomów pamięci podręcznej jest 16-drożny.

Mimo że jest to pierwsze podejście VIA do przewidywana skoków, to cały mechanizm odpowiedzialny za to jest całkiem rozbudowany. Przewidywanie skoków odbywa się w dwóch różnych etapach potoku wykonawczego i zajmuje się tym osiem różnych „przepowiadaczy”.

W fazie pobrania instrukcji z pamięci podręcznej pierwszego poziomu (fetch) przewidywaniem skoków zajmuje się pięć jednostek. Branch Target Address Cache (BTAC) to tabela przewidująca, gdzie w 16-bajtowej linii instrukcji mogą występować rozgałęzienia, która umie wyłapać do dwóch takich miejsc. Branch History Table (BHT) to tabela przewidująca adresy rozgałęzień na podstawie historii rozgałęzień i adresu instrukcji. Trzy z nich przewidują kierunek rozgałęzienia i każda robi to w trochę inny sposób. Każda z nich jest wyspecjalizowana w obsłudze innego rodzaju instrukcji warunkowych, dlatego ich zawartość jest różna i indeksowana w inny sposób. Czwarta jednostka przewidująca skoki zajmuje się przewidywaniem, która z tamtych trzech ma rację. Piąta w tej fazie potoku wykonawczego to stos adresów powrotnych, który przewiduje adresy skoków instrukcji RETURN.

W fazie tłumaczenia instrukcji na mikrooperacje (translate) znajdujemy jeszcze trzy dodatkowe jednostki przewidywania skoków. Jedna z nich zajmuje się rozgałęzieniami niezauważonymi przez BTAC. Przydaje się ona na przykład w sytuacjach, gdy w 16-bajtowej linii znajdują się więcej niż dwa skoki. Oprócz tego znajduje się tutaj jednostka odpowiedzialna za przewidywanie adresów skoków instrukcji RETURN oraz jedna przydatna w sytuacji, gdy dane rozgałęzienie występuje w kodzie po raz pierwszy.

Brakuje tutaj mechanizmów odpowiedzialnych za przewidywanie skoków związanych z instrukcjami typu case i switch (indirect predictor), które występują w architekturze Core i K10 (nie występują w K8 i procesorach Intela przed Prescottem).

Spróbujmy wytłumaczyć to bardziej łopatologicznie. Procesor pobiera z części pamięci podręcznej przeznaczonej na instrukcje 16-bajtową linię. BTAC przygląda się tej linii i sprawdza, czy są tu jakieś rozgałęzienia. Jeśli są, to uruchamiane są cztery jednostki starające się przewidzieć, którą gałęzią pójdzie wykonywanie instrukcji, na podstawie adresu instrukcji i historii. Trzy z nich używają do tego trochę innych algorytmów, a czwarta próbuje przewidzieć, który z nich będzie miał rację. W ten sposób uzyskujemy najbardziej prawdopodobną możliwość. Drugi, znacznie prostszy mechanizm działa niezależnie od pierwszego; wyniki obu etapów przewidywania skoków są ze sobą porównywane i zapada decyzja, którą propozycję zaakceptować.

Hierarchia pamięci podręcznej w Nano także jest specyficzna. Wspominaliśmy już o tym, że pamięć podręczna pierwszego poziomu jest stosunkowo duża (po 64 kB dla instrukcji i dla danych). Jest to wynik tego, że pamięć podręczna w Nano jest „exclusive”, czyli zawartość pamięci podręcznej pierwszego poziomu nie jest kopiowana do pamięci podręcznej drugiego poziomu. Jest to przeciwieństwem hierarchii pamięci podręcznej w procesorach Intela, w których aby rozwiązać problem spójności pamięci podręcznej w procesorach wielordzeniowych, zorganizowano ją na zasadzie „inclusive”. Inna różnica występuje w sposobie przechowywania danych pobieranych przez procesor w wyniku działania mechanizmów przewidywania tego, jakich danych będzie on potrzebował (prefetch). Zarówno procesory Intela, jak i VIA mogą umieścić dane o wysokim prawdopodobieństwie użycia w swojej pamięci podręcznej pierwszego poziomu. Jednak gdy prawdopodobieństwo użycia danych jest niższe, to w przeciwieństwie do procesorów Intela, które takie dane przechowują w pamięci podręcznej drugiego poziomu, procesor VIA przechowuje je w specjalnym, małym obszarze pamięci podręcznej. Projektanci Nano zdecydowali się na to, ponieważ długość życia takich danych jest stosunkowo krótka, a mogą one niepotrzebnie „zapychać” pamięć podręczną drugiego poziomu oraz niepotrzebnie zużywać jej przepustowość. Do pamięci podręcznej drugiego poziomu w Nano trafiają jedynie dane z pamięci podręcznej pierwszego poziomu, które zostały użyte przez procesor do obliczeń. Wszystko to po to, aby jak najefektywniej wykorzystywać pamięć podręczną drugiego poziomu w Nano i aby znajdowały się w niej jedynie dane o dużym prawdopodobieństwie wykorzystania w przyszłości.

Na uwagę zasługują także jednostki wykonawcze znajdujące się w tym procesorze. Nano ma cztery różne arytmetyczne jednostki wykonawcze. Dwie z nich są odpowiedzialne za operacje na liczbach całkowitych, a dwie – na SSE/FP. VIA chwali się tym, że jednostki zmiennoprzecinkowe korzystają z całkowicie nowych algorytmów wykonywania mnożenia i dodawania, które pozwalają Nano na wykonywanie tych działań najszybciej spośród istniejących procesorów x86. W ten sposób na wynik dodawania dwóch liczb zmiennoprzecinkowych dowolnego typu musimy czekać dwa cykle zegara, a na wynik mnożenia – trzy lub cztery cykle, w zależności od rodzaju. Dla procesorów Intela wartości te są o jeden cykl zegara wyższe.

Aby nie przedłużać tych wywodów, w telegraficznym skrócie powiemy o pozostałych atutach procesora VIA. Procesor ma wszystkie standardowe dziś rozszerzenia, czyli jest 64-bitowy, „rozumie” SSE3 i obsługuje wirtualizację. Znajdziemy też tutaj standardową dla produktów VIA jednostkę kryptograficzną obsługującą technologie: AES, SHA-1, SHA-256, i zawierającą losowy generator liczb.

Nie należy zapominać o tym, że jest to procesor energooszczędny. Szereg technik pozwala na obniżenie poboru prądu przez procesor w spoczynku do 100 mW (0,1 W). Wynik lepszy niż to, czym może się pochwalić Atom, który to potrafi w najsłabszej odmianie zejść do poziomu 160 mW, a w lepszych – do 220 mW. Osiągnięto to mimo gorszego, 65-nanometrowego procesu technologicznego, znacznie większego rozmiaru i większej liczby tranzystorów. Jedynie najmocniejsza wersja Nano nie może się pochwalić takim osiągnięciem i jej pobór prądu w spoczynku to „aż” 500 mW.

Procesor ten potrafi też zmienić swój mnożnik i napięcie „w locie”. Inne procesory x86, aby to zrobić, muszą zatrzymać obliczenia i ruch na szynie danych na kilkadziesiąt do kilkuset cykli zegara. Nano dzięki dwóm PLL-om i stopniowej zmianie tych wartości umie to robić bez jakichkolwiek przestojów.

Rodzina energooszczędnych procesorów VIA składa się z pięciu członków.

Na zakończenie fotografia porównawcza. Przedstawia ona procesor VIA Nano, Intel Atom i coś, co się nazywa GT200. Chyba, drodzy Czytelnicy, sami się domyślicie, kto jest kim na tym zdjęciu?