Intel Core 2 Extreme QX6700: Kentsfield - próbna jazda Quadem

Powrót do problemów

Zanim zajmiemy się walorami użytkowymi czterojądrowego procesora, warto przez chwilę przyjrzeć się jego konstrukcji. Jeśli spojrzymy pod blaszaną pokrywkę, noszącą dumną nazwę Integrated Heat Spreader - Zintegrowany Rozpraszacz Ciepła, znajdziemy pod nią dwa osobne chipy, znane nam już jako Conroe, czyli Core 2 Duo. Uściślając dojdziemy do wniosku, że są to dwa układy Core 2 Duo E6700 - mają po 4 MB pamięci cache drugiego poziomu i pracują z tym samym, co E6700, zegarem o częstotliwości 2,66 GHz.

Dwa procesory na wspólnej płytce podłoża to wśród konstrukcji Intela nic nowego - podobną budowę mają dostępne wciąż na rynku procesory Pentium D "Presler". Ale proste połączenie dwóch układów w konfigurację SMP (Symmetrical MultiProcessing), nawet jeśli zrealizowane jest w obrębie wspólnego podłoża i obudowy, pociąga za sobą dość drastyczne konsekwencje. Przede wszystkim zastosowane w konstrukcji Kentsfielda rozwiązanie przywołało na powrót problem, który został radykalnie rozwiązany w Core 2 Duo - problem zachowania spójności zawartości pamięci cache.

Wyjaśnijmy może, na czym problem polega (fachowcy mogą pominąć ten akapit). Wyobraźmy sobie, że jeden z procesorów przejmuje wykonywany wątek po drugim, dla którego system operacyjny znalazł inne zadanie. Dane, na których procesor pracował, znajdują się w jego systemie pamięci cache - drugi procesor, podejmujący kontynuację zadania, odwoła się do tych danych poprzez ich adresy w pamięci RAM. A tam dane jeszcze nie zostały przepisane z cache L2 procesora, który je ostatnio obrabiał i katastrofa gotowa - procesor kontynuowałby pracę na zupełnie nieaktualnych danych. Dlatego procesory przystosowane do działania w konfiguracjach wieloprocesorowych mają zaimplementowany protokół nadzoru spójności cache (cache coherency), zapobiegający takim sytuacjom, jak opisana powyżej. W przypadku odwołania do adresu, którego aktualna zawartość może znajdować się w cache innego procesora, zawierający ją wiersz cache jest przesyłany do procesora wykonującego odwołanie.

Nietrudno zauważyć, że uzgadnianie zawartości pamięci cache i wymiana danych pomiędzy nimi stanowi zauważalne obciążenie dla systemu, angażując część przepływności szyny FSB. Nie koniec na tym, dochodzi jeszcze strata czasu podczas oczekiwania przez procesor na uzgodnienie zawartości cache. Istne pandemonium! A Intel, który w bardzo zręczny sposób pozbył się tego problemu, stosując w układzie Conroe wspólną dla obydwu jąder pamięć cache L2, nagle do niego wrócił w makroarchitekturze Kentsfielda. Ale faktyczna dwuprocesorowość Kentsfielda to nie tylko problem spójności cache.