Conroe - anatomia sukcesu

Podwójne, a w przyszłości zwielokrotnione jądro, to rozwiązanie lansowane od pewnego czasu jako środek zwiększania wydajności procesorów - praktycznie jedyny wobec zahamowania przez fizykę możliwości przyspieszania zegarów i wyczerpania możliwości rozwoju mikroarchitektury układów. Wyczerpania? Conroe/Merom/Woodcrest udowadnia, że lansowany za czasów Pentium 4 pogląd o wyczerpaniu możliwości rozwoju był całkowicie błędny.

Podwójność pozorowana

Zostawmy na później mikroarchitekturę i na początek prześledźmy różne koncepcje realizacji podwójnego jądra w dotychczasowych procesorach Intela. Podstawą tych koncepcji jest architektura SMP - Symmetrical MultiProcessing - w której wszystkie procesory mają jednakowy dostęp do pozostałych zasobów komputera. Od tej koncepcji wyszedł Intel w swojej pierwszej konstrukcji dwurdzeniowej.

Podwójne jądro procesorów Smithfield to w rzeczywistości klasyczna konfiguracja SMP, złożona z dwóch niezależnych procesorów na jednym chipie - złośliwi mówią, że to po prostu dwa sąsiadujące ze sobą na waflu Prescotty, wycięte jako jeden kawałek.

SMP na jednym chipie sprawdziło się zadowalająco, ale... im większy jest chip, tym mniejszy procentowy uzysk sprawnych chipów z jednego wafla, więc w następnej konstrukcji "dwurdzeniowej", o kodowej nazwie Presler, Intel zrezygnował z pozorowania podwójnego jądra.

Presler to dwa całkiem osobne procesory Cedar Mill, umieszczone na wspólnej płytce podłoża. Zarówno w układzie Smithfield jak i w Preslerze dwa procesory, wchodzące w skład konstrukcji, połączone są ze sobą wspólna szyną FSB. Za jej pośrednictwem odbywa się rozwiązywanie podstawowego problemu architektur wieloprocesorowych, jakim jest uzgadnianie spójności cache. O co tu chodzi?

Problem spójności cache

Współczesne procesory wykonują operacje przede wszystkim na danych zawartych w systemie pamięci podręcznych cache. Co prawda w zestawach instrukcji SSE przewidziano możliwość operacji z pominięciem cache, jednak w praktyce są one bardzo rzadko stosowane. Wyobraźmy sobie sytuację, w której jeden z procesorów zmodyfikował dane, na których dalsze operacje ma wykonywać drugi - w jego pamięci cache dane te nie są zmodyfikowane! W układach przewidzianych do stosowania w konfiguracjach wieloprocesorowych stosuje się więc systemy zachowania spójności cache (cache coherency). W sytuacji takiej jak wyżej opisana odwołanie do zmodyfikowanych przez inny procesor danych wymaga przesłania ich z pamięci cache procesora - autora modyfikacji - do pamięci cache procesora podejmującego dalszą obróbkę. W większości procesorów przy uzgadnianiu spójności cache przesyłana jest zawartość całego wiersza - 64 bajty. Transmisja taka blokuje dostęp do szyny FSB, a procesor, który ma dalej obrabiać dane, traci całkiem sporo czasu oczekując na jej zakończenie. W procesorach Intela strata ta jest minimalizowana przez dużą szybkość szyny FSB, jednak mimo to jest znacząca - szesnaście cykli transmisyjnych szyny, potrzebne do przesłania 64 bajtów, to stracone kilkadziesiąt cykli zegara procesora. Jeśli do tego dodamy czas tracony na przesłanie informacji o modyfikacjach i czas potrzebny do nawiązania transmisji, widzimy wyraźnie słabe strony SMP. Praktycznie mierzony czas komunikacji cache L2-cache L2 w architekturach SMP Smithfield i Presler wynosi około 200 nanosekund. Problem spójności dotyczy nie tylko cache L2, ale także pamięci podręcznej pierwszego poziomu dla danych. Pamięć ta jest jednak w intelowskich architekturach niewielka, więc problem spójności występuje relatywnie rzadziej.

SMP również w K8

Architektura K8 od początku projektowana była z myślą o podwójnym rdzeniu. W praktyce jednak K8 z dwoma rdzeniami to dwa osobne procesory, wyposażone we wspólny zestaw interfejsów dostępny za pośrednictwem przełącznika krzyżowego. Ta swoista forma architektury SMP, bo trudno to inaczej określić, ma nad klasyczną SMP zasadniczą przewagę - dzięki komunikacji przez przełącznik krzyżowy transmisja danych przy uzgadnianiu spójności cache odbywa się z szybkością taktowania zegara procesora. Czas trwania tego procesu jest dzięki temu znacznie krótszy niż przy klasycznej architekturze SMP, jednak cała procedura też trochę trwa. Warto zauważyć, że architektura systemu pamięci cache w K8, nazwana exclusive cache, eliminuje problem spójności L1 - uzgodnienie danych obejmuje całość podsystemu, równocześnie L1 i L2. Mierzony praktycznie czas komunikacji L2-L2 w procesorze Athlon 64 to 110 nanosekund. Znacznie krócej, niż w przypadku Pentium D, jednak - podobnie jak przy połączeniu SMP na poziomie szyny FSB transmisja blokowała szynę, tak przy połączeniu na poziomie przełącznika krzyżowego transmisja zajmuje ten przełącznik, odcinając na pewien czas obydwa jądra od możliwości komunikacji z otoczeniem. Jedyną korzyścią jest krótszy czas oczekiwania przez procesor przejmujący dane - tym zresztą tłumaczy się fakt, że procesory Athlon 64 X2 zyskują na podwójnym jądrze więcej wydajności niż układy Pentium D. Ale problem spójności cache można rozwiązać w bardzo prosty sposób...